ソフト詳細説明
このツールはVerilog記述を読み込み、階層構造や端子情報を認識・集計することでモジュールの階層構造やモジュールの端子情報等の各種情報を表示・記録できます。
また、モジュールのシンボル図をVISIOの描画マクロとして出力する事ができます。(提案と基礎データがあれば他のソフトにも対応可能)
端子情報や、階層間参照記述の雛形をファイル出力する事も出来ます。
報告書の作成や、親モジュールの作成、バージョンアップ時の解析に便利かと思います。
更に、端子間の接続検索機能がついてます。
試用版なので、機能制限・期間制限(30日間)があります。
正式版はホームページからダウンロードしてください。
正式版はシェアウエアとなります。ご注意下さい。
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