VHDLの記述を解析、ドキュメント作成時に必要な支援情報を作成
このツールはVHDL記述を読み込み、階層構造や端子情報を認識・集計することでモジュールの階層構造やモジュールの端子情報等の各種情報を表示・記録できます。
また、モジュールのシンボル図をVISIOの描画マクロとして出力する事ができます。(提案と基礎データがあれば他のソフトにも対応可能)
報告書の作成や、バージョンアップ時の解析に便利かと思います。
更に、端子間の接続検索機能がついてます。
試用版なので、機能制限・期間制限(30日間)があります。
正式版はホームページからダウンロードしてください。
正式版はシェアウエアとなります。ご注意下さい。
ソフト名: | VHDL疑似解析システム VAGI 試用版 |
---|---|
動作OS: | Windows XP/2000/98/95 |
機種: | 汎用 |
種類: | サンプル版 |
作者: | 久遠香澄 |